高集積化フロントエンドのトレンド ~CMOS ピクセル・放射線耐性 ~ University of Bonn 岸下 徹一 kisisita@physik.uni-bonn.de 20-21 Nov. 2014, 計測システム研究会 @J-PARC
Outline ✓ Introduction ( 自己紹介 ) ✓ ハイブリッドピクセル検出器 (HEP Tracker) • Pixels@LHC ✓ ( セミ ) モノリシックピクセル検出器 • DEPFET • Depleted MAPS ✓ テクノロジーのトレンド • Smaller feature-size (TSMC 65 nm CMOS) etc… 2 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
ピクセル検出器の開発で中心的な役割 2010.06~ Bonn 大学における研究状況 Bonn 大学における研究状況 2014.06 ( 現在 ) Group Prof. Norbert Wermes 高エネルギー実験用の front-end ASIC 及び Belle II '4%$ ATLAS - FE-I3, FE-I4 chip design - Hybrid pixel detector, bump - DHP chip design - IBL module production - PXD module testing - Diamond detector - DEPFET sensor testing - 3D sensor, TSV technology Borrowed from home page ?%:'."@%2:"45"46'")A(<%2'"7."B9(C"1=0#"<5("%")'(D72'"A9E(%/'"%./"('9%7()" ASIC Our group is developing full custom chips since 1994. Up to now, more than 40 designs have been submitted and successfully tested. They vary design from simple transistor test structures to full readout chips for silicon strip and pixel detectors. At the moment, we are working on 8 workstations with the CADENCE software using different CMOS technologies. Further down this page lists the designs starting with the most recent submissions. アナログ front-end デザインを中心となって進めている 2 3 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
ハイブリッドピクセル検出器 + good S/N ← fully depleted + fast R/O → ~ns time stamp - radiation length → 3.5% x/X0 - spatial resolution → ~10 μ m - bump bonding 4 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
シリコンピクセル検出器 バンプボンディング LHC におけるピクセル検出器の現状 ハイブリッドピクセル検出器 (state of the art) ATLAS sensor と ASIC は別プロセス first use in 1992, OmegaD (10 3 pixels) ~1.8 m 2 , 50x400 um 2 cells, 80x10 6 pixels フリップチップ CMS フロントエンド ASIC ~1m 2 , 100x150um 2 cells, 33x10 6 pixels ~0.2 m 2 , 50x450 um 2 cells, 10x10 6 pixels ALICE 全実験で Innermost layer にハイブリッドピクセルを使用 5 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
ハイブリッドプロセス ATLAS シリコンピクセル検出器 Si センサー ✓ 50 × 400 um 2 , 250 um thickness ✓ n+ pixel on n- material ✓ rad-hard (10 15 n eq , 80 Mrad) ✓ p- after irrad. (can be operated partially depleted) ✓ PbSn or In bumping (wafer scale) ✓ IC wafers thinned after bumping to ~180 um ATLAS / CMS / ALICE ATLAS / ALICE Indium Solder (PbSn) 50 µm 50 µm photo AMS, Rome photo IZM, Berlin 7 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
ハイブリッドピクセルの読み出し原理 トリガー同期のヒットピクセル読み出し センサーで電荷生成→フロントエンド ASIC で信号処理 indiv. cell R/O 各 BX time 間のヒット信号を保持 (dig./ana.) RAM pixel cell ✓ PN ダイオード→ Q signal transfer on chip ✓ センサーに最適化した Front-end ASIC で信号増幅 + 波形整形 ( ピクセル電極と読み出し回路をバンプボンディングで接続 ) Store ✓ 各ピクセルのヒット情報を保持 ( アドレス、電荷、時間情報 ) end of column ✓ End of Column ロジック ( トリガー待機 ) storage & logic ✓ カラム読み出し • アドレス • 電荷 (ToT) • 時間情報 6 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
ATLAS フロントエンド ASIC: FE-I3 複数のプロセスで試作 (DMILL, BiCMOS) ✓ 0.25 μ m CMOS プロセス ✓ 80 Mrad, 10 15 n eq /cm 2 Pixel cell 11 ✓ ピクセルサイズ : 50 × 400 μ m 2 mm ✓ 18 column × 160 rows = 2880 cells ✓ 各ピクセルに CSA, zero-suppression ✓ 低消費電力 : ~50 μ W/pix ✓ 低雑音 : ~250 e- ✓ 閾値のばらつき : ~70e- (after tuning) 7.4 mm End of column ロジック ✓ 40 MHz clock でタイムスタンプ ✓ データバッファリング (2.5 μ s trigger latency) ✓ ヒットセレクション 8 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
IBL(Insertable B-Layer) V depl. ~10V, spatial resolution as for Innermost layer に 4 層目を追加 (nearest BX layer) planar pixels (~12 μ m) 2 種類のセンサーを採用 Planar sensor (n-in-n) 3D sensors (n-in-p) 200 � m thickness 230 � m thickness inactive edge <250 � m inactive edge 200 � m (minimize gaps in � , no overlap) 50 μ m low Q generated after irradiation low depletion voltage (<180V) ! low threshold operation and high HV even after high doses don’t ¡move ¡them cheaper and easier to fabricate electrode orientation suitable for highly inclined tracks (drawing outdate: columns penetrate full Stanford, SINTEF(Oslo), IRST(Trieste), CNM(Barcelona) � フロントエンド ASIC も改良 (FE-I4) ✓ 250 nm → 130 nm CMOS ✓ ピクセルサイズ : 50 × 400 μ m 2 → 50 × 250 μ m 2 ✓ データレート :40 Mb/s → 160 Mb/s ✓ ローカルバッファを採用 ✓ (Serial powering) 9 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC –
フロントエンドアーキテクチャ (ATLAS) “ATLAS はデジタル , CMS はアナログ ” アーキテクチャ ToT Feedback t r t f Bump bond contact Falling edge Hit RAM Leading Priority edge logic RAM Calibration charge Address injection ROM (6+1)-bit local threshold Strobe Select DAC Global time stamp Hit data & Calibration voltage (40 MHz gray counter) Arbitration logic Global threshold N. Wermes Bus to column controller - Integration of signal charge by charge sensitive amplifier ✓ Integration of signal charge by charge sensitive amplifier ✓ Pulse shaping with constant current feedback ✓ Hit detection by comparator ✓ ~5 bit analog info. via “time over threshold” (small time walk with small Q) ✓ storage of address and time stamps in RAM at the periphery 10 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
アナログブロック フロントエンドアーキテクチャ (CMS) header dc pixel aout 251 transistors per pixe alog Pixel rt: address X1 9 A D global ulse, threshold , 0-1V Trim Mask address pulse height Double column bus 4 bit bit 1 pixel hit ✓ 0.25 μ m CMOS ✓ pixel size: 100 × 150 μ m 2 ✓ CSA, Shaper, Sample/hold, comparator ✓ 251 fets per pix ✓ 5 clock cycle で 11 ビットのアドレス情報を ✓ 52 × 80 = 4160 pixels エンコード (6 levels) ✓ 1 clock cycle でアナログ波高値 11 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
放射線によるピクセル検出器への影響 センサーへの影響 FE への影響 ✓ ゲート酸化膜への電荷蓄積 1) Positive charges in the gate oxide バルクダメージ (NIEL) ........ . ✓ change of doping concentration → ”type inversion” +++ ✓ leakage current → noise, power • ✓ チャージトラップ → signal • サーフィスダメージ (IEL) ✓ 界面トラップ (Si-SiO2) • � ≤ ✓ 界面トラップ , SiO2 への電荷蓄積 ✓ STI � • トランジスタの V th shift (good in DSM, → breakdown behavior • � d ox <10 nm but larger gate leak), • Material Engineering-New Materials (work concluded) leakage current → ELT • Silicon Carbide (SiC), Gallium Nitride (GaN) diamond SEU ( ビット反転 ) → DICE SRAM • Device Engineering (New Detector Designs) • p-type silicon detectors (n-in-p) Related • thin detectors • “Cryogenic Track • 3D detectors Gate • • “Diamond Simulation of highly irradiated detectors • Semi 3D detectors and Stripixels Drain • Monolithic • Source Cost effective detectors T. Kishishita 12 • 20-21 Nov. 2014, 計測システム研究会 @J-PARC •
Pixels@HL-LHC trend: n+ on n → n+ on p (FZ or MCZ) FZ Silicon Strip Sensors 25000 p-Fz (500V) Data from Gianluigi Casse et al. (Liverpool) p-Fz (800V) presented on VERTEX 2008 signal [electrons] 20000 n-in-p (FZ), 300 m, 500V, 23GeV p 3D simulation n-in-p (FZ), 300 m, 500V, neutrons Pennicard 2007 n-in-p (FZ), 300 m, 500V, 26MeV p 15000 n-in-p (FZ), 300 m, 800V, 23GeV p n-in-p (FZ), 300 m, 800V, neutrons n-in-p (FZ), 300 m, 800V, 26MeV p @10 16 n-FZ (500V) p-in-n (FZ), 300 m, 500V, 23GeV p 10000 p-in-n (FZ), 300 m, 500V, neutrons 7500 diamond 5000 6000 Double-sided 3D, 250 m, simulation! [1] Diamond (pCVD), 500 m [2] (RD42 data!) 2500 10 14 5 10 15 5 10 16 3D Si simulation p – FZ planar Si M.Moll - 08/2008 eq [cm -2 ] N.Wermes diamond ATLAS DBM note: n eq (Si) normalization (correct for diamond?) & diamond better in S/N terms T. Kishishita 13 20-21 Nov. 2014, 計測システム研究会 @J-PARC –
( セミ ) モノリシックピクセル検出器 + no bump bonding + very thin (50-75 μ m) → ~0.2% x/X0 + small pixel size (20-50 μ m) → ~1 μ m resolution + low power → less cooling - radiation hardness - R/O speed 14 T. Kishishita 20-21 Nov. 2014, 計測システム研究会 @J-PARC
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