17aK209-11 ��� LH LHC-AT ATLAS ������ TG TGC ������������� ����� ���������� �� �� !,# ��� !,# , ���� !,# , ���� !,# , ���� !,# , ���� ! , ���� #,$ , ���� #,$ , ���� #,$ , ���� #,$ , ���� #,$ , � ATLAS ���������� ��� ! , Open − It # , KEK ��� $ ������� 74 ����� �����
��� LHC LHC-AT ATLAS ��������������������� ������ ������ � Large Hadron Collider (LHC) ���� ���� CERN ����������� 40 MHz �������� ���� �� 40 MHz 1 MHz 10 kHz �� ���� LHC-ATLAS �� (2026 � ) �������� ! = 14 TeV TGC �������������������� ���������� ��� LHC L = 5 - 7.5 � 10 )* cm -. s -0 LHC ������� 100 kHz 1 MHz �������������� ������� ” ���� ” ��� 2.5 μs 10 μs ���� ����������������� ��������������� 2/11 2019/3/17 ������� 74 �����
������������������� TGC � 32 ���������������������� 1. ASD ��� ������������� ATLAS ������ ��� 2. PS ��� TGC ��� ���� PS ��� ����� 45 ns � 64 ns �� �� ASD ��� ������ 1.8 m � 12.5 m ������ ������������������ �������������� ������������� ���� (1 �������� 8 Gb/s) ��� PS ������� 3. ������ 1. 1 ns ������������� ���������������� 2. ��� LHC �������������� ��������� PS ����� ���� �������� �� ���� �������� ���� 2019/3/17 ������� 74 ����� 3/11
��� LH LHC-AT ATLAS ���� PS PS ��� 1. Patch-Panel (PP) ASIC ����������������� ������� 2. DAC � ADC ��������������� 3. FPGA � Kintex-7 XC7K325T-2FFG900C � ADC ������������ PP ASIC 4. ���� DAC PS ������������� ��� LHC-ATLAS ������ ������������� ����� PS ������ 1. PP ASIC �������� �������������������� 2. ������������ �������� ��� 2.1. ������������ ������ 2017 � 3 ��� 20pA12-9 ������ 2018 � 3 ��� 23aK205-1 2.2. FPGA � Single-Event Upset (SEU) �� 2019/3/17 ������� 74 ����� 4/11
PP ASIC PP IC ���������� ���� PP ASIC ������������������������������ ������������ ASIC ���������� � Phase Locked Loop (PLL) ��������������� 1 ns ������������������������������ ( ����� ) PP ASIC ����� �� �� 32 ����� ��� 48 ��������� �� �� 32 ����� �� Charge ���� filter pump �������� up down Phase ������ ASIC detector PLL ���� �� ���� ������ � 20 MHz � � 40 MHz � PLL ������������������������ �������������������� 2018 ������������������ ������������������ 2019/3/17 ������� 74 ����� 5/11
PP ASIC PP IC �������� ����� 19 �� PP ASIC �������������������� ���� 48 ����������������������������� ��������� ��������� 0 ℃ 20 ℃ 40 ℃ 60 ℃ 80 ℃ 1 ns ������������������������������� 2018 � 12 ���� 25000 ����������� 2019 � 3 �� 37 ��������� ����� ��� 2019 ������������������� 2019/3/17 ������� 74 ����� 6/11
AT ATLAS ����������������� PS ��� Gv��a���TK����� !b #$ ���6�����1���F����-�A���61- �(�0E ��n�So�M�P���������0E �s�xp ���)�0E ��51, G�a���T 7.5 × 10 +, cm #/ s #$ ��������8it����g����V�� 9.8 × 10 / cm #/ s #$ 5�������C����7�A����5�7 ��e���60,�����yI2����D�)��40�������� � 10 #$ s #$ U��� 2019/3/17 ����l�� 74 ���z� 7/11
TI TID ����������� ��������� 60 �������������� TID ������� ���� 60 �� ���� ADC DAC PP ASIC, DAC, ADC, ��������������� ������ 0.45-8.2 Gy/min ���� 0.91 Gy/min ��� 2019/3/17 ������� 74 ����� 8/11
TI TID ������� �� ��� ������ �� ���� PP ASIC >20000 Gy 27 Gy 5 � DAC DAC7678 180 Gy 180 Gy 5 � ADC ADS7953 246 Gy 180 Gy 5 � TPS7A85 379 Gy 180 Gy 9 � ���� TPS6050 80 Gy 180 Gy 1 � ���� ������������������������������ TPS7A85: Low Drop Out � : ���� TPS6050 ����� TPS6050: DC/DC ����� � TPS6050 ������������� ����������� ������������� 2019/3/17 ������� 74 ����� 9/11
SEU ������������ SE ATLAS ������ ��� PS ������ ��������� FPGA ������ ��� FPGA SEM Controller ���� �� & ��� 1 �� 1 � VME ����� �������� SEU ��� � ATLAS ������������������� 20 SEU count ������� 2018 � 9 ��� 14pS13-4 � ATLAS Work in Progress � 12.6 !b #$ � 16 �� SEU ��� Phase II Upgrade Study, s = 13 TeV 15 XC7K325T-2FFG900C � SEU ���������������������� Big Wheel, R ~ 13 m 10 � M. J. Wirthlin et al. 2014 JINST 9 C01025 � ��������� 1 �������������� 5 � SEM controller ���� SEU ������������ 0 0 2 4 6 8 10 12 2019/3/17 ������� 74 ����� 10/11 -1 Integrated luminosity (fb )
��� ���� LHC-ATLAS ��������������� TGC ���� ��������������������� � PS ���������������� - 1 ns �������������� Patch-Panel ASIC �������� 19 ������������ 2018 � 12 �� 25000 ��������� - 4 ��������������� TID ����� ����� : 180 Gy, ASIC: 27 Gy ������������ - ATLAS ������� SEM controller ����� PS ���������� 12.6 !b #$ � 16 �� SEU ��������������������� ���� � PS ������������������� 2019/3/17 ������� 74 ����� 11/11
Backup Ba 2019/3/17 ������� 74 �����
Ne New PP AS ASIC IC over erview • Since the number of current PP ASICs is insufficient to cover all the new PS boards, new PP ASICs have to be produced. • The basic specification of the PP ASIC is the same as the one for the current PP ASIC. Ø Process: Silterra Malaysia 180 nm CMOS (Rohm 350 nm CMOS for the current chips) Ø Supply: 1.8 V and 3.3 V (3.3 V only for the current chips) Ø Number of channels per chip: 32 Ø LVDS receivers and 1.8 V CMOS transmitters Ø Variable delay with sub-nanosecond step size - Stabilisation using PLL circuits - Dynamic range : ~50 ns ( � 30 ns for the (current chips) Ø Bunch crossing identification with 40 MHz clock Ø Test pulse generator for ASD boards Ø Control with SPI (JTAG for the current chips) Ø Voting logic to mitigate the effect of SEU • Preliminary Design Review was completed on 6 th March 2018. • 20 prototype PP ASICs have been delivered in Oct 2018. 2019/3/17 ������� 74 ����� 12/11
Recommend
More recommend