B013 Muon Trigger 402.06.04 Darin Acosta, L3 Manager, Muon - - PowerPoint PPT Presentation

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b01 3 muon trigger 402 06 04
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B013 Muon Trigger 402.06.04 Darin Acosta, L3 Manager, Muon - - PowerPoint PPT Presentation

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B013 Muon Trigger 402.06.04 Darin Acosta, L3 Manager, Muon Trigger, 402.06.04 2-3 February 2016 D. Acosta, 2-Feb-2016 Director's Review -- HL LHC Muon Trigger 1 Outline

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B01–3 Muon Trigger 402.06.04

Darin Acosta, L3 Manager, Muon Trigger, 402.06.04 2-3 February 2016

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Director's ¡Review ¡-­‑-­‑ ¡HL ¡LHC ¡Muon ¡Trigger ¡

  • D. ¡Acosta, ¡2-­‑Feb-­‑2016 ¡
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§ WBS definition § Basis of Estimate § Schedule § Cost and Labor Profiles § Risk and Contingency § R&D status and plans § ES&H and QA § Summary

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Outline

Director's ¡Review ¡-­‑-­‑ ¡HL ¡LHC ¡Muon ¡Trigger ¡

  • D. ¡Acosta, ¡2-­‑Feb-­‑2016 ¡
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3 ¡

402.0X Organization Chart to L3 (L4 for tracker)

Director's ¡Review ¡-­‑-­‑ ¡HL ¡LHC ¡Muon ¡Trigger ¡

  • D. ¡Acosta, ¡2-­‑Feb-­‑2016 ¡

402.06 ¡ Trigger ¡ Jeff ¡Berryhill ¡(FNAL) ¡ 402.06.03 ¡ Calorimeter ¡Trigger ¡ Wesley ¡Smith ¡(UW) ¡ 402.06.04 ¡ Muon ¡Trigger ¡ Darin ¡Acosta ¡(UF) ¡ 402.06.05 ¡ Track ¡Correlator ¡ Rick ¡Cavanaugh ¡(UIC) ¡

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§ Darin Acosta (U. Florida) – US CMS HL-LHC L3 Muon Trigger Project Manager

§ CMS Level-1 Trigger (co)Project Manager, 2012-16 § US CMS Phase 1 Upgrade L3 Muon Trigger Project Manager 2013 – present § US CMS CSC Track-Finder project, 1998- present

§ Ivan Furic (U. Florida)

§ CSC and EMU Track-Finder projects, 2008-present

§ Paul Padley (Rice U.)

§ US CMS EMU Project Manager 2006-2012 § US CMS EMU Port Card, Clock Card, and Sorter projects, 1998 – present

§ Alexei Safonov (Texas A&M)

§ US CMS EMU CSC Trigger Motherboard project

§ Darien Wood (Northeastern U.)

§ US CMS EMU electronics manager § CSC and EMU Track-Finder projects

§ Alex Madorsky (U. Florida) – Muon Track-Finder Trigger Lead Engineer

§ Nearly two decades of engineering on CMS Trigger, EMU, and Track-Finder – since 1999 § Delivered CSC Track-Finder Trigger for CMS § Delivered Phase-1 EMU Track-Finder upgrade electronics and firmware

§ Mike Matveev (Rice U.) – Muon Port Cards and Sorter Lead Engineer

§ Over a decade of engineering on CMS Trigger, EMU, Port Cards, Sorter – since 1999 § Delivered CSC Clock and Control Board and Muon Sorter for CMS § Delivered Phase-1 EMU Track-Finder upgrade electronics and firmware

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CMS Muon Trigger Personnel

  • D. ¡Acosta, ¡2-­‑Feb-­‑2016 ¡

Director's ¡Review ¡-­‑-­‑ ¡HL ¡LHC ¡Muon ¡Trigger ¡

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WBS Definition

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Level-1 Trigger Architecture

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U.S. ¡covers ¡fracTon ¡ (endcap ¡region) ¡

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CMS Muon System and Trigger

Endcap: ¡ ¡ Cathode ¡Strip ¡ Chambers ¡(CSC), ¡ RPC, ¡plus ¡GEM, ¡ ¡ iRPC ¡for ¡HL ¡LHC ¡ Overlap: ¡ ¡ DT, ¡RPC, ¡CSC ¡ Barrel: ¡ ¡ Dri\-­‑Tubes ¡(DT) ¡and ¡ResisTve ¡Plate ¡ Chambers ¡(RPC) ¡

Director's ¡Review ¡-­‑-­‑ ¡HL ¡LHC ¡Muon ¡Trigger ¡

Current ¡trigger ¡ parTToning ¡in ¡η ¡

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Endcap Muon Track-Finding

η

φ

§ Link CSC (+RPC, +GEM) trigger primitives into 3D tracks § Measure pT, φ, and η in non-uniform fringe field in endcap § Send candidates to Global Correlator and to Global Trigger

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8 ¡

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§ Incorporate additional HL LHC muon detectors to improve performance

§ Efficiency, redundancy, improved PT measurement (see next slide)

§ Report all standalone muon coordinates and momenta in convention to facilitate global correlation with silicon tracks (which leads to improved rate reduction)

§ Larger output bandwidth than current phase-1 system

§ Add acceptance to non-prompt muons for sensitivity to new physics scenarios § Homogenize the standalone muon track-finding layer for ease of maintenance and developments

§ Hardware, firmware, algorithms § Most changes and challenges are in the forward region, the traditional US responsibility

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Design Requirements and Goals

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HL LHC Standalone Muon Trigger

§ New detectors in forward region to add redundancy and enhance trigger

§ GEM in first 2 layers § Improved RPC in outer layers

§ Additional inputs and improved angular information (bend angle) for track-finding for better efficiency and rate rejection

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10 ¡

Rate only in GE1/1 region

1.5 ¡Tbps ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡1 ¡Tbps ¡ ¡0.5 ¡Tbps ¡ ¡ ¡ ¡ ¡ ¡ ¡1 ¡Tbps ¡

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HL LHC Muon-Track Correlation

§ Match standalone muons to tracker tracks, take measurements from track

§ PT resolution improves from O(20%) to 1-2%

§ Sharpens turn-on efficiency § Factor 5−10 rate reduction

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L=5E34

Actual ¡ legacy ¡ Expected ¡ Phase ¡1 ¡

HL ¡LHC ¡ More ¡on ¡this ¡in ¡correlator ¡talk ¡

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HL LHC Detector Dataflow

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1.5 ¡Tbps ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡1 ¡Tbps ¡ ¡ ¡0.5 ¡Tbps ¡ ¡ ¡ ¡ ¡ ¡ ¡ ¡1 ¡Tbps ¡ ¡

CMS ¡TDR-­‑013 ¡ 10° ¡chamber ¡

§ GE1/1 detectors (first station)

§ One 3.2 Gbps GBT link per 10° chamber going to off-detector electronics for trigger § 72 chambers à 0.25 Tbps for GE1/1

§ Outer stations 2,3,4

§ Assume same bandwidth per station for additional GEM and iRPC layers

§ Total additional bandwidth: 1 Tbps § Track-Finding implication:

§ Leads to at least a 50% increase in the input dataflow to the forward track-finding region § A larger number of hits sent to pattern recognition logic, and more tracking calculations to perform (e.g. angles) for optimal PT assignment

  • Much larger FPGA usage
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§ WBS includes all Engineering and Technical activities as well as M&S to produce the muon L1 trigger upgrade electronics. § The system takes as its input the Trigger Primitive data on optical fibers from the CSC, DT, RPC, and GEM detector electronics and provides reconstructed standalone muon tracks for the CMS Correlator and Global triggers. § WBS includes managing production of the cards, engineering in support of the production of the cards, procurement of the optical components, FPGAs and all other components on the muon L1 trigger upgrade electronics. § WBS also includes fabrication of the PCBs and assembly of the finished muon L1 trigger upgrade electronics. § Costs associated with production of boards are assumed to be consistent with the costs experienced with the Phase 1 Trigger Upgrade with appropriate economies of scale applied when quotes justify them.

§ Less expensive optical parts and FPGAs lack bandwidth to process trigger data in planned number of cards and crates, resulting in a multiplication of the system in size by factors of 2-4, which costs significantly more in both M&S and labor.

§ Technology extrapolations may potentially reduce costs but not included.

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WBS Overview

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§ 402.06.04.01 Muon Trigger Management

§ 402.06.03.01.01 Muon Trigger Milestones, Interfaces § 402.06.03.01.02 Muon Trigger Travel

§ 402.06.04.02 Muon Track-Finder Trigger

§ 402.06.03.02.01 Muon Track-Finder Trigger M&S (Detail Next Slide) § 402.06.03.02.02 Muon Track-Finder Trigger Engineering § 402.06.03.02.03 Muon Track-Finder Trigger Technical Work § 402.06.03.02.04 Muon Track-Finder Trigger FW § 402.06.03.02.05 Muon Track-Finder Trigger SW

§ 402.06.04.03 Muon Global Sorting Trigger

§ 402.06.03.03.01 Muon Global Sorting Trigger M&S (Detail Next Slide) § 402.06.03.03.02 Muon Global Sorting Trigger Engineering § 402.06.03.03.03 Muon Global Sorting Trigger Technical Work § 402.06.03.03.04 Muon Global Sorting Trigger FW § 402.06.03.03.05 Muon Global Sorting Trigger SW

§ 402.06.04.04 Muon Trigger Infrastructure

§ 402.06.03.04.01 Crates and Power Supplies M&S § 402.06.03.04.02 Cables, Fibers and Patch Panel M&S § 402.06.03.04.03 Test Facilities M&S § 402.06.03.04.04 Infrastructure Engineering § 402.06.03.04.05 Infrastructure Technical Work 14 ¡

402.06.04 WBS: Muon Trigger I

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§ 402.06.03.02.0X, (X=1,2) (Track-Finder, Global Sorting) Muon Trigger M&S

§ 402.06.04.02.0X.1 Muon Trig. Preproduction Optics § 402.06.04.02.0X.2 Muon Trig. Preproduction FPGAs & Pattern chips § 402.06.04.02.0X.3 Muon Trig. Preproduction Misc. Comp. § 402.06.04.02.0X.4 Muon Trig. Preproduction PCB Fabrication § 402.06.04.02.0X.5 Muon Trig. Preproduction Assembly § 402.06.04.02.0X.6 Muon Trig. Optics § 402.06.04.02.0X.7 Muon Trig. FPGAs & Pattern chips § 402.06.04.02.0X.8 Muon Trig. Misc. Comp. § 402.06.04.02.0X.9 Muon Trig. PCB Fabrication § 402.06.04.02.0X.10 Muon Trig. Assembly

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Muon Trigger M&S Detail

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Basis of Estimate: Phase-1 Endcap Track-Finder

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12 MTF7 processors, 3 crates with muon sorter (not shown) Input CSC patch panels

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Phase-1 Track-Finder Modules: MTF7

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Base FPGA card (LUT not shown) ⇒ ⇐ Optics card

§ Muon Track Finder card: MTF7

§ Optimized for maximum input from muon detectors

  • 84 input links @1.6 – 10 Gbps
  • 24 output links @ 10 Gbps

§ Large Xilinx Virtex-7 690T FPGA § Dual card w/large capacity for RAM (~1GB) to be used for pT assignment in track finding

  • Production completed

Modules ¡also ¡used ¡by ¡CMS ¡for ¡the ¡ barrel/endcap ¡overlap ¡region ¡

Design ¡started ¡~2009 ¡

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SLIDE 18

Phase-1 Track-Finder Algorithm & Performance

§ Initial algorithm in forward region:

§ Coarse patterns and large PT LUT for track “fit” (uses multiple angles) § FPGA resources are 50% used

§ Caveat: RPC data not yet included

§ Will improve efficiency in endcap § Will increase the FPGA usage, leaving much less room for new inputs. § Expect inclusion later this year

§ Rate reduction compared to legacy system

§ Factor 2 for 20 GeV threshold and increasing for higher thresholds § Still to include TF algorithm improvements § But note that rate curve still flattens out at high PT (as expected for standalone resolution)

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legacy ¡ phase-­‑1 ¡

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§ Based on Phase-1 upgrade cost for a similarly sized system: Endcap Track-Finder

§ Similar size and scope (12 modules, 3 uTCA crates or larger ATCA one) § Increased I/O and logic/memory resources to meet HL LHC challenges

§ Phase-1 M&S = $0.9 M, Includes:

§ MPC Mezzanines (data source drivers) § uTCA Track Finder Cards [20 x $17.7k / card]

  • Xilinx V7 690T FPGA, plus 1GB RLDRAM mezzanine

§ Crates, Infrastructure, Patch Panels § Test Stands [@CERN, Universities]

§ To this add:

§ Escalation in part cost § Associative Memories (ASIC or larger FPGA) for fine patterns [$2.5k/MTF7 equivalent ~ 500k patterns] = $2.5k * 20 = $50k

§ Therefore $1M M&S, multi-institution project

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Basis of Estimate: HL LHC Muon Trigger

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Cost

Cost = AY $K (No Contingency)

L3 ¡Area ¡ M&S* ¡ Labor ¡ Total ¡ R&D ¡ Muon ¡Trigger ¡ 1265K ¡ 1244K ¡ 2509K ¡ 388K ¡

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*Includes Travel

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Construction Schedule

FY25 ¡ FY24 ¡ FY23 ¡ FY22 ¡ FY21 ¡ FY20 ¡ FY19 ¡ FY18 ¡ FY17 ¡

CD4 CD1 CD2 CD3 CD0

Specification and Technology R&D Trigger TDR

Pre- production

Installation

LS 2 LS 3 Physics Physics

LHC Schedule

CDR PDR CD3A FDR

Prototyping and Demonstrators Production Readiness Review Production and Test Test & Commission

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0 ¡ 100 ¡ 200 ¡ 300 ¡ 400 ¡ 500 ¡ 600 ¡ 700 ¡ 800 ¡ 900 ¡ FY16 ¡ FY17 ¡ FY18 ¡ FY19 ¡ FY20 ¡ FY21 ¡ FY22 ¡ FY23 ¡ FY24 ¡ FY25 ¡

AY ¡K$ ¡

R&D ¡ ConstrucTon ¡

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Cost Profile

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0 ¡ 0.5 ¡ 1 ¡ 1.5 ¡ 2 ¡ 2.5 ¡

FY16 ¡ FY17 ¡ FY18 ¡ FY19 ¡ FY20 ¡ FY21 ¡ FY22 ¡ FY23 ¡ FY24 ¡ FY25 ¡

FNAL ¡Engineer ¡ FNAL ¡Tech ¡ University ¡Engineer ¡ University ¡Tech ¡

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Labor FTE Profile

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§ M&S: 50%

§ Based on conceptual design documented in CMS HL-LHC Technical Proposal § Items based on existing Phase 1 Trigger upgrade with documented costs

§ Travel: 20%

§ Based on LOE required as determined from Phase 1 Trigger Upgrade

§ Labor: 50%

§ Based on expert judgment using documented experience of similar work required for the Phase 1 Trigger Upgrade § Development of activities defined at a conceptual level informed by the experience of the Phase 1 Trigger Upgrade § Technical requirements are moderately challenging, but straightforward extrapolation from the Phase 1 Trigger Upgrade

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Contingency Calculation

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§ C&S understood since based on Phase 1 Trigger Upgrade Systems experience § Cards are extrapolations of existing Phase 1 Trigger Upgrade Cards § C&S based on experience of the same team that built and wrote software and firmware for Phase 1 Trigger Upgrade

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Cost and Schedule Risks

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§ Senior Engineer becomes unavailable (Low Risk)

§ Hire new engineer, subcontract to consulting firm, use FNAL engineer

§ Software or Firmware does not meet requirements (Low Risk)

§ Hire extra expert effort to recover schedule and help personnel

§ Boards are delayed (design, manufacture or testing) (Low Risk)

§ Hire extra effort to speed up testing schedule

§ Vendor non-performance (Low Risk)

§ Acquire spending authority to use alternative vendors (while original funds are being unencumbered).

§ Input or output electronics (non-trigger) delayed (Low Risk)

§ Built in capabilities of trigger electronics provide signals for their own inputs &

  • utputs

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Managed Trigger Risks & Mitigation

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§ Safety: follows procedures in CMS-doc-11587, FESHM

§ L3 Manager (D.A.) responsible for applying ISM to trigger upgrade.

  • Under direction of US CMS Project Management.

§ Modules similar to others built before, of small size and no high voltage

§ Quality Assurance: follows procedures in CMS-doc-11584

§ Regularly evaluate achievement relative to performance requirements and appropriately validate or update performance requirements and expectations to ensure quality. § QA: Equipment inspections and verifications; Software code inspections, verifications, and validations; Design reviews; Baseline change reviews; Work planning; and Self-assessments. § All modules have hardware identifiers which are tracked in a database logging QA data through all phases of construction, installation, operation and repair.

§ Graded Approach:

§ Apply appropriate level of analysis, controls, and documentation commensurate with the potential to have an environmental, safety, health, radiological, or quality impact. § Four ESH&Q Risk levels are defined and documented in CMS-doc-11584.

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Trigger ESH&Q

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§ After full testing at institute, shipped to CERN

§ All tests recorded (of all types) for individual boards in database § Tests use and validate software and firmware test release

§ Acceptance Testing in Electronics Integration Center (EIC) at CERN

§ Individual labs for CSC and Calorimeter Trigger § Boards retested to validate institute test results § Tests use software and firmware test release

§ Integration Testing in EIC

§ Row of racks with DAQ, Trigger, Central Clock, Crates of other subsystem electronics § Operation of a vertical slice with electronics to be tested installed. § Tests use and validate software and firmware commissioning release

§ Integration Testing at P5: Global Runs/Parallel Operation

§ Test with all CMS with cosmics when beam not running/with beam when running § Electronics installed in final locations with final cables § Full-scale tests with full CMS DAQ/Trigger/Clocking § Tests use software and firmware commissioning release

§ Handover to Operations at P5: Global Runs/Parallel Operation

§ After testing completes, continue with Global Runs/Parallel Operation § Validate software and firmware initial operational release

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QA/QC: Testing and Validation

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Algorithm R&D Plans

§ Study standalone muon tracking with the HL LHC muon detector geometry

§ Coarse patterns are sufficient for high pile-up, or do we need finer

  • nes?
  • Fine à Go with maximum Ultrascale+ FPGA, or leverage the ASIC

from AM Track Trigger

  • Coarse à PT assignment with expanded memory LUT for track “fit”

§ Open the acceptance to displaced (non-pointing) standalone muons for some new physics models with long-lived particles

§ Look for high PT patterns (to reduce rate), but displaced § Increases logic resources required for patterns § More on next slide à

§ Also consider collimated muon “jets” or possible tauà3µ decays (possibly a muon jet finder from the muon stubs)

§ Also increases logic resources

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§ Many physics models predict long lived particles

§ Higgs portal, dark sector, new bosons, SUSY extensions, W-primes etc.

§ But CMS won’t see any of that new physics if it’s there

§ Tracking trigger inefficient for dxy above ~2 mm

§ Triggering at L1 on non- prompt muons has two issues

§ Existing PT assignment kills non-prompt muons with any sensible thresholds (vertex constrained) § Rate is too high

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Displaced Muons

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Implementation R&D Plans

§ Take extreme limit of the pattern-based approach used in Phase-1 algorithms to handle B-field complexity in forward region, multiple muon detector technologies, additional non-pointing tracks, and fine PT assignment

§ a là Associative Memory approach in custom ASIC or in an “Ultrascale” FPGA as in Track-Trigger designs

§ Expand the track-fit (PT assignment) approach with greater PT LUT and/or a track-fitting stage leveraging the Track-Trigger approaches

§ Large/fast memory resources near FPGA

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§ 84 input links, 28 output links

  • n optics board

§ Virtex-7 Base board § RLDRAM mezzanine card § PCIe interface

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MTF7 as a Development Platform

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  • D. ¡Acosta, ¡2-­‑Feb-­‑2016 ¡

§ Modular!

§ Can upgrade specific elements while leaving others as is, e.g.

  • New base board with Ultrascale

FPGA but using same optics card

  • New mezzanine card for

increased memory, or additional FPGA or pattern ASIC

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§ Can demonstrate system level features with multiple modules

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MTF7 as a Gen-0 Demonstrator

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Summary

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§ The Muon Trigger R&D Program will result in designs for the HL-LHC Muon Trigger Upgrade that will meet the technical performance requirements and lead to an exciting physics program! § The scope and specifications of this trigger upgrade are sufficiently well-defined to support the C&S estimates § The upgrade is based upon common hardware platforms and components § ES&H, QA plans, C&S are based on experience with the

  • riginal trigger construction and Phase-1 upgrade

§ The management and engineering teams are experienced with sufficient design skills, having designed and built the original CMS trigger and Phase-1 upgrade

  • f it

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Summary

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