SLIDE 37 JRCA 2006 37
Future research lines
PE (1,1) PE (1,2) PE (1,3) PE (1,S) PE (2,1) PE (2,2) PE (2,3) PE (2,S) PE (M,1) PE (M,2) PE (M,3) PE (M,S) .... .... .... ... ... ... ... MIN (1) MIN (2) MIN (M) Min ...... MAX (1) MAX (2) MAX (3) MAX (S) .... Max
MAX Card Architecture PCI I/F R/C Buffers SDRAM Control & Arbitration Instruction Parameter Controller Clks Pwr Data Flow Control Multiply Accumulate Array (x16) 50 MHz Output Buffers Local Bus FPGA Implemented Control & Status Registers FIFO Buffers SD RAM (256 Mbyte) Data Xfer Control Instruction Queue (32-bit 33MHz) (32-bit 100MHz) XCV300 I/F XCV1000 Math Future External Interfaces Host Bus
PE (1,1) PE (1,2) PE (1,3) PE (1,S) PE (2,1) PE (2,2) PE (2,3) PE (2,S) PE (M,1) PE (M,2) PE (M,3) PE (M,S) .... .... .... ... ... ... ... MIN (1) MIN (2) MIN (M) Min ...... MAX (1) MAX (2) MAX (3) MAX (S) .... Max PE (1,1) PE (1,2) PE (1,3) PE (1,S) PE (2,1) PE (2,2) PE (2,3) PE (2,S) PE (M,1) PE (M,2) PE (M,3) PE (M,S) .... .... .... ... ... ... ... MIN (1) MIN (2) MIN (M) Min ...... MAX (1) MAX (2) MAX (3) MAX (S) .... Max
MAX Card Architecture PCI I/F R/C Buffers SDRAM Control & Arbitration Instruction Parameter Controller Clks Pwr Data Flow Control Multiply Accumulate Array (x16) 50 MHz Output Buffers Local Bus FPGA Implemented Control & Status Registers FIFO Buffers SD RAM (256 Mbyte) Data Xfer Control Instruction Queue (32-bit 33MHz) (32-bit 100MHz) XCV300 I/F XCV1000 Math Future External Interfaces Host Bus
- Real-time onboard processing using low-weight hardware components
such as FPGAs, GPUs and heterogeneous networks of such devices.
Meeting on Parallel Routines Optimization & Applications, University of Murcia, 12-13 June 2007