Ryan Bradetich, Paul Oman, Jim Alves-Foss, and Theora Rice - PowerPoint PPT Presentation

¡Ryan ¡Bradetich, ¡Paul ¡Oman, ¡Jim ¡Alves-­‑Foss, ¡and ¡Theora ¡Rice ¡ ¡ Center ¡for ¡Secure ¡and ¡Dependable ¡Systems ¡ ¡ University ¡of ¡Idaho ¡ ¡

 Complexity ¡of ¡Multicore ¡Architectures ¡  Framework ¡Introduction ¡  Apply ¡Framework ¡to ¡P4080 ¡Architecture ¡  Introduce ¡Example ¡Security ¡Policy ¡ ¡  Map ¡Security ¡Policy ¡to ¡P4080 ¡Architecture ¡  Conclusions ¡  Question ¡and ¡Answer ¡ ¡

1. Hardware ¡component ¡identification. ¡ 2. Information ¡flows, ¡safeguards, ¡and ¡ component ¡state ¡analysis. ¡ ¡ 3. Security ¡policy ¡mapping. ¡ ¡ ¡

System ¡High ¡ Compartment ¡ External ¡ External ¡ External ¡ State ¡B ¡ State ¡A ¡ State ¡C ¡

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ Platform ¡ SDRAM ¡ Cache ¡0 ¡ Controller ¡0 ¡ CoreNet ¡ Platform ¡ SDRAM ¡ Enhanced ¡ Cache ¡1 ¡ Controller ¡1 ¡ On ¡Chip ¡ Real ¡Time ¡ Local ¡Bus ¡ DPAA ¡ Network ¡ Debug ¡ Controller ¡ SerDes ¡Bus ¡

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ Platform ¡ SDRAM ¡ Cache ¡0 ¡ Controller ¡0 ¡ CoreNet ¡ Platform ¡ SDRAM ¡ Enhanced ¡ Cache ¡1 ¡ Controller ¡1 ¡ On ¡Chip ¡ Real ¡Time ¡ Local ¡Bus ¡ DPAA ¡ Network ¡ Debug ¡ Controller ¡ SerDes ¡Bus ¡

Fetching ¡ Exception ¡ Wait ¡ Instructions ¡ State ¡ State ¡ CoreNet ¡ Safeguard: ¡MMU ¡

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ Platform ¡ Cache ¡0 ¡ Interrupt ¡ Interrupt ¡ CoreNet ¡ PAMU ¡0 ¡ PAMU ¡1 ¡ Platform ¡ Normal ¡ Bypass ¡ Cache ¡1 ¡ Peripherals ¡ Peripherals ¡ Safeguard: ¡PAMU ¡

Platform ¡ SDRAM ¡ Cache ¡0 ¡ Controller ¡0 ¡ Enabled ¡ CoreNet ¡ Platform ¡ SDRAM ¡ Cache ¡1 ¡ Controller ¡1 ¡ Disabled ¡ Safeguard: ¡None ¡

Memory ¡ Core ¡0 ¡ Region ¡0 ¡ Memory ¡ Core ¡1 ¡ Region ¡1 ¡

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ Platform ¡ SDRAM ¡ Cache ¡0 ¡ Controller ¡0 ¡ CoreNet ¡ Platform ¡ SDRAM ¡ Cache ¡1 ¡ Controller ¡1 ¡ Enhanced ¡ On ¡Chip ¡ Real ¡Time ¡ Local ¡Bus ¡ DPAA ¡ Network ¡ Debug ¡ Controller ¡ SerDes ¡Bus ¡

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ Platform ¡ SDRAM ¡ Cache ¡0 ¡ Controller ¡0 ¡ CoreNet ¡ Platform ¡ SDRAM ¡ Cache ¡1 ¡ Controller ¡1 ¡ Enhanced ¡ On ¡Chip ¡ Real ¡Time ¡ Local ¡Bus ¡ DPAA ¡ Network ¡ Debug ¡ Controller ¡ SerDes ¡Bus ¡

 Information ¡flows ¡and ¡safeguards ¡represent ¡ hardware ¡ ¡  Information ¡flows ¡without ¡safeguards ¡  Select ¡a ¡different ¡multicore ¡architecture ¡  Software ¡safeguard ¡(e.g. ¡Hypervisor, ¡Trusted ¡ Component, ¡Etc.) ¡