Ryan Bradetich, Paul Oman, Jim Alves-Foss, and Theora Rice - - PowerPoint PPT Presentation

▶
ryan bradetich paul oman jim alves foss and theora rice
SMART_READER_LITE
LIVE PREVIEW

Ryan Bradetich, Paul Oman, Jim Alves-Foss, and Theora Rice - - PowerPoint PPT Presentation

Dec 25, 2022 352 likes •574 views

Ryan Bradetich, Paul Oman, Jim Alves-Foss, and Theora Rice Center for Secure and Dependable Systems University of Idaho Complexity of

slide-1
SLIDE 1

¡Ryan ¡Bradetich, ¡Paul ¡Oman, ¡Jim ¡Alves-­‑Foss, ¡and ¡Theora ¡Rice ¡ ¡ Center ¡for ¡Secure ¡and ¡Dependable ¡Systems ¡ ¡ University ¡of ¡Idaho ¡ ¡

slide-2
SLIDE 2

 Complexity ¡of ¡Multicore ¡Architectures ¡  Framework ¡Introduction ¡  Apply ¡Framework ¡to ¡P4080 ¡Architecture ¡

  • Introduce ¡Example ¡Security ¡Policy ¡ ¡
  • Map ¡Security ¡Policy ¡to ¡P4080 ¡Architecture ¡

 Conclusions ¡  Question ¡and ¡Answer ¡

¡

slide-3
SLIDE 3
slide-4
SLIDE 4
slide-5
SLIDE 5
slide-6
SLIDE 6
slide-7
SLIDE 7
  • 1. Hardware ¡component ¡identification. ¡
  • 2. Information ¡flows, ¡safeguards, ¡and ¡

component ¡state ¡analysis. ¡ ¡

  • 3. Security ¡policy ¡mapping. ¡ ¡

¡

slide-8
SLIDE 8

System ¡High ¡ Compartment ¡ External ¡ State ¡A ¡ External ¡ State ¡B ¡ External ¡ State ¡C ¡

slide-9
SLIDE 9
slide-10
SLIDE 10
slide-11
SLIDE 11

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ CoreNet ¡ DPAA ¡ On ¡Chip ¡ Network ¡ Real ¡Time ¡ Debug ¡ Enhanced ¡ Local ¡Bus ¡ Controller ¡ SerDes ¡Bus ¡ Platform ¡ Cache ¡0 ¡ Platform ¡ Cache ¡1 ¡ SDRAM ¡ Controller ¡0 ¡ SDRAM ¡ Controller ¡1 ¡

slide-12
SLIDE 12

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ CoreNet ¡ DPAA ¡ On ¡Chip ¡ Network ¡ Real ¡Time ¡ Debug ¡ Enhanced ¡ Local ¡Bus ¡ Controller ¡ SerDes ¡Bus ¡ Platform ¡ Cache ¡0 ¡ Platform ¡ Cache ¡1 ¡ SDRAM ¡ Controller ¡0 ¡ SDRAM ¡ Controller ¡1 ¡

slide-13
SLIDE 13

Fetching ¡ Instructions ¡ CoreNet ¡ Exception ¡ State ¡ Wait ¡ State ¡

Safeguard: ¡MMU ¡

slide-14
SLIDE 14

CoreNet ¡

Safeguard: ¡PAMU ¡

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ PAMU ¡0 ¡ Normal ¡ Platform ¡ Cache ¡0 ¡ Platform ¡ Cache ¡1 ¡ Peripherals ¡ Peripherals ¡ PAMU ¡1 ¡ Bypass ¡ Interrupt ¡ Interrupt ¡

slide-15
SLIDE 15

CoreNet ¡

Safeguard: ¡None ¡

Platform ¡ Cache ¡0 ¡ Enabled ¡ Platform ¡ Cache ¡1 ¡ Disabled ¡ SDRAM ¡ Controller ¡0 ¡ SDRAM ¡ Controller ¡1 ¡

slide-16
SLIDE 16

Core ¡0 ¡ Memory ¡ Region ¡0 ¡ Core ¡1 ¡ Memory ¡ Region ¡1 ¡

slide-17
SLIDE 17

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ CoreNet ¡ DPAA ¡ On ¡Chip ¡ Network ¡ Real ¡Time ¡ Debug ¡ Enhanced ¡ Local ¡Bus ¡ Controller ¡ SerDes ¡Bus ¡ Platform ¡ Cache ¡0 ¡ Platform ¡ Cache ¡1 ¡ SDRAM ¡ Controller ¡0 ¡ SDRAM ¡ Controller ¡1 ¡

slide-18
SLIDE 18

P0 ¡ P1 ¡ P2 ¡ P3 ¡ P4 ¡ P5 ¡ P6 ¡ P7 ¡ CoreNet ¡ DPAA ¡ On ¡Chip ¡ Network ¡ Real ¡Time ¡ Debug ¡ Enhanced ¡ Local ¡Bus ¡ Controller ¡ SerDes ¡Bus ¡ Platform ¡ Cache ¡0 ¡ Platform ¡ Cache ¡1 ¡ SDRAM ¡ Controller ¡0 ¡ SDRAM ¡ Controller ¡1 ¡

slide-19
SLIDE 19

 Information ¡flows ¡and ¡safeguards ¡represent ¡

hardware ¡ ¡

 Information ¡flows ¡without ¡safeguards ¡

  • Select ¡a ¡different ¡multicore ¡architecture ¡
  • Software ¡safeguard ¡(e.g. ¡Hypervisor, ¡Trusted ¡

Component, ¡Etc.) ¡

slide-20
SLIDE 20